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Verilog设计：安全状态机设计 Safe FSM

我们知道状态机需要添加default状态，避免状态机跳转到未知状态无法恢复。那么是不是只要增加了default状态机就完全没有风险了呢，可以看一下《Designing Safe Verilog State Machines with Synplify》这篇文章的介绍。写状态机时需要检查状态机的跳转

FPGA开发

Jumpserver 添加Ubuntu 24.04远程桌面

博主一直使用Jumpserver作为堡垒机，转跳到局域网中的各个设备，此前都是使用Windows+Linux server的形式，有局域网应用和网页需要打开就用Windows桌面机，一般都是远程到ssh上操作服务器。这次添加了Ubuntu 24.04用作VCS+Verdi的仿真机器，方便在外面调试代

踩坑集

Verilog设计：KR-FEC /FEC (2112,2080) 编解码实现

FPGA开发

IEEE Std 802.3-2022 KR-FEC原理

本文参考 IEEE Std 802.3-2022 Clause 74 章节。

阅读笔记 IEEE Std 802.3-2022

IEEE Std 802.3-2022 PCS 64b/66b原理

10GBASE-R中的PCS层 IEEE Std 802.3-2022 在 49章，介绍了10GBASE-R的PCS（Physical Coding Sublayer，物理编码子层）64b/66b原理。下面这几个 10G 以太网物理层变种均使用该同步头： 10GBASE-SR（多模光纤，短距离）

阅读笔记 IEEE Std 802.3-2022

Verilog设计：简易的PCS模块66b同步设计

本文基于IEEE Std 802.3-2022 PCS 章节，介绍几种66b同步方法，处理位宽包括64bit数据到32bit数据，并给出一些优化方案。整个简化流程可以表示为： 64bit输入数据->增加同步头->转换成64bit位宽数据-----> PMA tx ----->PMA rx ----

FPGA开发

Verilog设计：分优先级的CPU访问接口协议设计

问题背景：模块A内部有一块RAM作为内部状态信息缓存，这个信息一方面需要被内部逻辑进行读写，一方面又需要被外部CPU总线读写，此时已经在模块A中分了时隙用于同时处理两个接口访问。现在模块B也需要对模块A中的RAM进行访问，并且优先级比CPU总线要高，因为外部CPU访问没那么紧急，都是可以挂起等待的。

FPGA开发

IEEE Standard for Ethernet 2022（802.3 以太网协议）

一个开放协议下载搞这么麻烦，神经。IEEE Standard for Ethernet-2022.pdf

资源分享

好物开箱-零刻GTR9 AMD AI MAX+395 128G+2T

一直想自建一个大模型的服务器，最好是能够ALL in One，把现在所有的服务都挂载到一个高性能服务器上，顺便可以满足影音以及飞牛的相册识别等。看到这款当时最便宜的395机器，就果断下手了。 8月份，零刻上架了基于 AMD 锐龙 AI Max+ 395 "Strix Halo" 处理器的 GTR9

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