标签：FPGA - 肆拾伍|Halo Blog

MATLAB HDL Coder 开发入门

前言：本文属于历史项目，跨越的时间线非常长，从 2021 到 2024 年，主要涉及的版本有 MATLAB 2022a 和 MATLAB 2024a。有部分函数和代码都是继承的 2022a，现在我整理时用的 2024a，会发现 HDL Coder 工具箱在这两年变化挺大，新增了很多功能，手册也修改了

FPGA开发 HDL Coder MATALB

Serdes 学习笔记，锁相环（PLL）结构和原理（其二，CP PLL））

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材主要取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf。为了克服Simple PLL（Type

Serdes 阅读笔记

Serdes 学习笔记，锁相环（PLL）结构和原理（其一，Simple PLL）

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材主要取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf PLL（Phase-Locked Loo

Serdes 阅读笔记

Serdes 学习笔记，Serdes结构及原理

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf SERDES，全称 Serializer/D

Serdes 阅读笔记

Serdes 学习笔记，高速接口原理

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf 传输数据最简单的方式就是直接将不同芯片（Ch

Serdes 阅读笔记

Verilog 实现不同类型的RAM

本文为个人的学习笔记，内容均为网络资料总结，价值有限~ 参考资料附在文后 RAM分类 RAM 按照功能可以分为单端口RAM（SP），简单双端口RAM（SDP），真双端口RAM（TDP）。按照底层实现可以分为分布式RAM（DRAM），块RAM（BRAM），寄存器RAM（REG），有些器件也可以用

FPGA开发

VSCode 配置Verilog 代码片段联想

个人笔记，没有参考价值~ 输入ctrl+shift+P，输入代码，选择插入代码片段。选择verilog：编辑json文件，以下为参考代码，可以根据自己需要修改： { "Verilog Module with Clock and Configurable Reset (Postedge Defa

踩坑集

《UVM实战》运行第一个验证平台 STEP7

本篇为验证平台的最后一个环节，step by step 的最后一步，给平台添加测试用例。项目地址：https://github.com/shirainbown/UVM-Step-by-Step/tree/master 我们理论上已经将平台完整搭建出来了，不过还存在一个问题，虽然平台能够发送激励并且

FPGA验证

《UVM实战》运行第一个验证平台 STEP6

本文为验证平台添加了 sequence和sequencer两个组件，整个验证平台基本成型，文中并没有选择《UVM实战》2.4.3中的default_sequence 的方式，因为我在工作中也没有采用这种方式。 https://github.com/shirainbown/UVM-Step-by-St

FPGA验证

《UVM实战》运行第一个验证平台 STEP5

本篇文章在已有的基础上，继续给验证平台添加reference model 和scoreboard组件。 https://github.com/shirainbown/UVM-Step-by-Step/tree/master 1. reference model reference model 用于接

FPGA验证