分类：FPGA开发 - 肆拾伍|Halo Blog

紫光Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南。

UG902_安路科技PH1A系列FPGA ERAM用户手册

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG902_安路科技PH1A系列FPGA ERAM用户手册。写在前面：不吐不快，安路的这份手册是我见过最烂的器件手册，难想象这是经过评审的正式文档，到处都是信号/参数说明缺失，图/表对应不上

资源分享 FPGA开发阅读笔记

UG909_安路科技PH1A系列FPGA+SERDES用户手册

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG909_安路科技PH1A系列FPGA+SERDES用户手册。

Serdes 阅读笔记 FPGA开发资源分享

MATLAB HDL Coder 开发入门

前言：本文属于历史项目，跨越的时间线非常长，从 2021 到 2024 年，主要涉及的版本有 MATLAB 2022a 和 MATLAB 2024a。有部分函数和代码都是继承的 2022a，现在我整理时用的 2024a，会发现 HDL Coder 工具箱在这两年变化挺大，新增了很多功能，手册也修改了

HDL Coder MATALB FPGA开发

Verilog 实现不同类型的RAM

本文为个人的学习笔记，内容均为网络资料总结，价值有限~ 参考资料附在文后 RAM分类 RAM 按照功能可以分为单端口RAM（SP），简单双端口RAM（SDP），真双端口RAM（TDP）。按照底层实现可以分为分布式RAM（DRAM），块RAM（BRAM），寄存器RAM（REG），有些器件也可以用

FPGA开发

FPGA开发：亚稳态概述

原文链接：Metastability and Synchronizers: A Tutorial 本文为阅读后的总结，如有问题可以在评论区交流。引言：什么是亚稳态？电路中的亚稳态是指触发器或锁存器在输入信号变化时，其输出在一段时间内处于不确定状态的现象。这种状态既无法预测输出电平，也无法预测何时

FPGA开发

FPGA 开发异步复位同步释放

初学者可能无需关注同步复位还是异步复位，但当深入项目细节时，复位方式是一个不得不考虑的问题，特别是一个模块中存在多个时钟时，复位的方式决定了系统的稳定性甚至功能性。关于同步复位和异步复位的介绍有空再补充。一个简单的异步复位同步释放的例子如下： module async_reset_sync_re

FPGA开发

FPGA开发 Block RAM（BRAM）结构及特点

BRAM，Block RAM，也称为块RAM，在某些国产FPGA中也被称为DRM。相对于分布式RAM（DRAM）而言，块RAM通常按固定大小分布在芯片中，例如 Xilinx FPGA 中的块RAM通常为 18Kb 或 36Kb，适用于需要处理大批量数据的应用场景。DRAM是利用FPGA中的查找表（L

FPGA开发

FPGA开发分布式RAM结构及特点

FPGA 中有专门的Block RAM用于大容量存储，也可以将LUT配置成分布式RAM，即Distributed RAM（DRAM）。

FPGA开发

FPGA开发异步FIFO 中格雷码的应用

异步FIFO其实没有想象中的那么简单，在实际业务中，FIFO可以说是最容易出现挂死的问题了。大家可能看着代码觉得逻辑清晰，怎么可能会出错，但是其实在很多设计中，稍微有加扰整个系统就挂死了，亚稳态只是一个最基础问题。可以再思考一下，如果FIFO的读写控制都由外部决定，是否会出现同时空满的情况？同时空满

FPGA开发