标签：HDL - 肆拾伍

VCS+Verdi 仿真实例+Makefile脚本

使用环境是Ubuntu20.04+VCS2018+Verdi2018，笔记本是R7-8845HS+32G。目前尝试过vcs的安装环境18.04和20.04都可以，但是24.04不行，报错无法解决。安装教程之后会录制视频和文图。 1. DUT 文件本次仿真用了一个简单的RAM，仿真测试RAM 的读

FPGA验证

FPGA 开发异步复位同步释放

初学者可能无需关注同步复位还是异步复位，但当深入项目细节时，复位方式是一个不得不考虑的问题，特别是一个模块中存在多个时钟时，复位的方式决定了系统的稳定性甚至功能性。关于同步复位和异步复位的介绍有空再补充。一个简单的异步复位同步释放的例子如下： module async_reset_sync_re

FPGA开发

FPGA开发 Block RAM（BRAM）结构及特点

BRAM，Block RAM，也称为块RAM，在某些国产FPGA中也被称为DRM。相对于分布式RAM（DRAM）而言，块RAM通常按固定大小分布在芯片中，例如 Xilinx FPGA 中的块RAM通常为 18Kb 或 36Kb，适用于需要处理大批量数据的应用场景。DRAM是利用FPGA中的查找表（L

FPGA开发

FPGA开发分布式RAM结构及特点

FPGA 中有专门的Block RAM用于大容量存储，也可以将LUT配置成分布式RAM，即Distributed RAM（DRAM）。

FPGA开发

Simulink HDL Coder 脚本自动设置HDL参数

HDL Coder 系列教程，在运行该项目下的任何模型之前，请运行以下脚本。在使用MATLAB HDL Coder Toolbox的时候，每次新建一个Simulink模型都会重置Verilog代码生成的参数，默认生成VHDL代码，不生成Report，有时候也不需要clk_enable信号，所以需要

MATALB 工具集合 HDL Coder

VCS+Verdi 仿真实例+Makefile脚本

FPGA 开发 异步复位同步释放

FPGA开发 Block RAM（BRAM）结构及特点

FPGA开发 分布式RAM结构及特点

Simulink HDL Coder 脚本自动设置HDL参数

FPGA 开发异步复位同步释放

FPGA开发分布式RAM结构及特点