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《UVM实战》运行第一个验证平台 STEP3

driver 会生成DUT 所需要的激励信号，通过top_tb传递给DUT 的输入接口，在之前的代码里面都是直接在driver里面给top_tb的信号赋值，然后连接到DUT 的输入输出端口，本节给出规范的连接方法。 https://github.com/shirainbown/UVM-Step-by

FPGA验证

《UVM实战》运行第一个验证平台 STEP2

上文试图运行了第一个UVM平台，但实际上和真正的验证平台相差甚远，本文试图补充一些组件内容，同时解读一下书中的代码。 https://github.com/shirainbown/UVM-Step-by-Step/tree/master 我们从第一个实例可以发现，一个最基础的UVM 平台至少是需要有

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《UVM实战》运行第一个验证平台 STEP1

本文作为一个入门的指导吧，当时自己刚刚接触UVM 的时候一头雾水，虽然能够看明白代码但是始终没有自己运行起来。 https://github.com/shirainbown/UVM-Step-by-Step/tree/master 接上文的UVM 环境配置，按照这个配置好之后可以按照本文运行第一个U

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MATLAB HDL Coder 使用教程目录

前言：本文属于历史项目，跨越的时间线非常长，从2021到2024年，主要涉及的版本有MATLAB 2022a和MATLAB 2024a。有部分函数和代码都是继承的2022a，现在我整理时用的2024a，会发现HDL Coder工具箱在这两年变化挺大，新增了很多功能，手册也修改了很多。如果文中的描述不

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UVM 环境配置，ubuntu20.04

环境为： ubuntu20.04+vcs2018+UVM_1.1d 1. 下载UVM_1.1d源码下载链接：uvm-1.1d.tar.gz tar -zxvf uvm-1.1d.tar.gz 下载后解压到当前目录。 2. 修改环境变量 nano ~/.bashrc 输入：

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VCS+Verdi 仿真实例+Makefile脚本

使用环境是Ubuntu20.04+VCS2018+Verdi2018，笔记本是R7-8845HS+32G。目前尝试过vcs的安装环境18.04和20.04都可以，但是24.04不行，报错无法解决。安装教程之后会录制视频和文图。 1. DUT 文件本次仿真用了一个简单的RAM，仿真测试RAM 的读

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FPGA 开发异步复位同步释放

初学者可能无需关注同步复位还是异步复位，但当深入项目细节时，复位方式是一个不得不考虑的问题，特别是一个模块中存在多个时钟时，复位的方式决定了系统的稳定性甚至功能性。关于同步复位和异步复位的介绍有空再补充。一个简单的异步复位同步释放的例子如下： module async_reset_sync_re

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FPGA开发 Block RAM（BRAM）结构及特点

BRAM，Block RAM，也称为块RAM，在某些国产FPGA中也被称为DRM。相对于分布式RAM（DRAM）而言，块RAM通常按固定大小分布在芯片中，例如 Xilinx FPGA 中的块RAM通常为 18Kb 或 36Kb，适用于需要处理大批量数据的应用场景。DRAM是利用FPGA中的查找表（L

FPGA开发

FPGA开发分布式RAM结构及特点

FPGA 中有专门的Block RAM用于大容量存储，也可以将LUT配置成分布式RAM，即Distributed RAM（DRAM）。

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Simulink HDL Coder 脚本自动设置HDL参数

HDL Coder 系列教程，在运行该项目下的任何模型之前，请运行以下脚本。在使用MATLAB HDL Coder Toolbox的时候，每次新建一个Simulink模型都会重置Verilog代码生成的参数，默认生成VHDL代码，不生成Report，有时候也不需要clk_enable信号，所以需要

MATALB 工具集合 HDL Coder